`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/02/25 16:10:16
// Design Name: 
// Module Name: tb_fl
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module tb_fl(

    );
    reg clk;
    reg rst_n;
    wire [3:0]led;
    flowing_led u1(.clk(clk),
                    .rst_n(rst_n),
                    .led(led));
    parameter PERIED =10;
    always 
    begin 
        clk=1'b0;
        #(PERIED/2); 
        clk=1'b1;
        #(PERIED/2);
    end
    initial begin
        clk=1'b0;
        rst_n=1'b0;
        #100; 
        rst_n=1'b1;
    end

endmodule
